ABSTRAKSI: Seiring dengan perkembangan jaman, sistem komunikasi wireless dituntut untuk dapat menyediakan layanan data yang berkecepatan tinggi (high data rate) dengan QoS yang dapat dipercaya atau reliable (BER yang kecil dan dengan Eb/No seminimum mungkin). Masalah yang muncul pada sistem komunikasi bergerak atau wireless adalah adanya berbagai macam noise. Akibatnya kekeliruan penerimaan data pada sisi penerima akan meningkat.
LDPC adalah suatu teknik pengkodean yang paling sesuai dengan sistem forward error correction (FEC). Fourier transform pada LDPC berfungsi untuk mengurangi kompleksitas pada proses decoding. LDPC code didefinisi sebagai kode sparse parity check matrix dan diharapkan dengan mengirimkan high-bit-rate dapat memiliki probabilitas kesalahan bit yang rendah. Sparse parity check matrix adalah parity check yang memiliki kerapatan yang rendah. Disebut low density parity check (LDPC) karena sifatnya yang lebih banyak ‘0’ dari pada ‘1’ pada matrik parity check.
Keunggulan utama dari teknik pengkodean ini adalah LDPC dapat menghasilkan performansi yang sangat mendekati nilai kapasitas dari berbagai macam kanal (Shannon Limit) dan mempunyai proses decoding yang linier.
Pada LDPC menggunakan code rate ½ menghasilkan performansi yang baik untuk sistem komunikasi. Dengan menggunakan sistem iterasi pada dekoder, LDPC dapat menghasilkan nilai bit error yang kecil pada berbagai macam keadaan SNR.Kata Kunci : LDPC, VHDL, FPGAABSTRACT: Along with modern technology, digital wireless communication system is demanded to serve high data rate with reliable QOS (small BER with minimum SNR). Various noise on wireless communication is a problems. It makes mistakes of receive data in receiver side increased.
LDPC is a encoding technique which is proper with Forward Error Correction system. Fourier transform on LDPC is used to decrease complicated on decoding process. LDPC code is defined as sparse parity check matrix code and hoped by sending high-bit-rate will produce the low bit error probability. Sparse parity check matrix is parity check which has low closing bit. It is called low density parity check because it behavior that has more 0 (zero) than 1 (one) on parity check matrix.
The main predominance of this technique is LDPC can producing performance which has closing value to various channel (Shannon Limit) and it have linear decoding process.
LDPC use code rate ½ to produce great performance for communication system. By using iteration system on decoder, LDPC produce low error bit value on various SNR condition.
Requirement on designing this project is using VHDL (VHSIC (Very High Speed Integrated Circuit) hardware description language) language and to synthesize or to load the logic circuit is by using FPGA (Field Programmable Gate Array).Keyword: LDPC, VHDL, FPGA