ABSTRAKSI: Video merupakan data yang memiliki bit rate tinggi, sehingga harus dilakukan proses kompresi untuk mengurangi data rate dari rangkaian video agar dapat ditransmisikan secara real time pada kanal komunikasi yang ada. Kompresi video yang digunakan adalah kompresi intraframe yang mengacu pada standard ITU-T H.263 yang dipakai untuk aplikasi video conference dan video telephony pada laju bit rendah.
Pada Tugas Akhir ini dilakukan proses encoding, pengiriman, penerimaan dan dilanjutkan dengan proses decoding untuk citra video grayscale berukuran 128 x 96 pixel. Sinyal video masukan merupakan citra yang sudah dirubah menjadi data pixel 8x8, diambil dari USB web camera terhubung pada Linux PC dan hasil pemrosesannya akan ditampilkan pada VGA monitor secara real-time.
Rancangan HDL menggunakan software Active-HDL 3.5 dan disintesis dengan software Foundation 2.1i serta target implementasi pada perangkat keras FPGA Xilinx XC4010XL-PC8403 Dengan hasil implementasi yaitu untuk bagian Enkoder, membutuhkan 76% CLB (307 dari 400 CLB yang tersedia) serta frekuensi maksimum yang diperbolehkan yaitu 14,862 MHz. sedang untuk bagian Dekoder, membutuhkan 100% CLB(400 dari 400 CLB yang tersedia) serta frekuensi maksimum yang diperbolehkan yaitu 11,053 MHz.Kata Kunci : ABSTRACT: Video data has high bit rate,it needs to be compressed in order to reduce the data rate of a video sequence so it can be transmitted real-time trough existing communication channel. The video compression scheme used is intra frame compression that refers to ITU-T standard H.263 used for video-conferencing and video-telephony applications in low bit rate.
In this final project, has an objective of encoding, transmission, reception, and subsequent decoding of grayscale video image with size 128 x 96 pixel. The Encoder receives blocks of 8x8 pixel data from the USB web camera connected with Linux PC and displays the real-time video image result on VGA monitor.
The HDL design used Active-HDL 3.5 software and synthesized with Foundation Project Manager 2.1i software and hardware implementation target on FPGA Xilinx XC4010XL-PC8403. Result from the implementation required 76% CLB (307 out of 400), with maximum frequency may used is 14.862 MHz for the encoder part and required 100% CLB (400 out of 400), with maximum frequency may used is 11.053 MHz for the decoder part.Keyword: